文章 ID: 000075401 內容類型: 錯誤訊息 最近查看日期: 2017 年 09 月 19 日

錯誤（19300 年）：DSP WYSIWYG 原始的「dafloater_i|s10fpdsp_block_0|sp_mult」有時鐘設定「adder_input_clock」，不設為「無」。

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime Pro 軟體版本 17.1 Stratix 10 ES 版中Stratix® 10 個原始浮點 DSP IP 的問題，如果您使用的是乘法模式，在編譯過程中可能會看到上述錯誤。

    解決方法

    在 _altera_s10fpdsp_block_160_mdhrmmi.sv 上進行下列變更：

    從

    .adder_input_clock（「0」）//（第 28 行）

    自

    .adder_input_clock（「無」）

     

    此問題已修復，從 Quartus Prime Pro v17.1 版本軟體開始。

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