文章 ID: 000075406 內容類型: 疑難排解 最近查看日期: 2017 年 10 月 31 日

為什麼在使用 LVDS 外部 PLL 模式的 IOPLL IP 時，會看到備援lvds_clk和載入輸出埠？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • PLL
  • IOPLL Intel® FPGA IP
  • LVDS SERDES Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime 軟體版本 17.1 中的問題，外接 PLL LVDS 模式的 IOPLL IP 版本會產生兩個lvds_clk和載入輸出埠。

    如果啟用LVDS_CLK/LOADEN0 選項開啟，RTL 會錯誤地包含五個輸出埠。

     

     

    解決方法

    此問題已從 Intel® Quartus® Prime Pro/Standard Edition Software 版本 19.3 開始修復。

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    本文章適用於 2 產品

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    Intel® Stratix® 10 SX SoC FPGA

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