文章 ID: 000075419 內容類型: 錯誤訊息 最近查看日期: 2018 年 10 月 10 日

警告 (16817):Verilog HDL 在 alt_etipc3_nphy_elane.v(12698) 開戰

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 25G 乙太網路 Intel® FPGA IP
  • 適用於 Arria® 10 和 Stratix® V 的低延遲 100G 乙太網路 Intel® FPGA IP
  • 乙太網路 10G MAC Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    在編譯適用于乙太網路Intel FPGA IP Intel® Stratix® 10 E-tile Hard IP 的多個實例時,您可能會看到上述因模組碰撞而出現的警告。

    當在同一個 Intel® Quartus® Prime 專案中使用乙太網路Intel FPGA IP的 E-tile Hard IP 的多個實例時,設計會編譯錯誤,也可能導致更合適的錯誤。

    使用者會看到編譯警告,其中在 Prime 編譯Intel Quartus和模擬編譯期間,都會覆寫同名模組的設定。

    解決方法

    此問題排定在 Intel Quartus Prime 軟體的未來版本中修復。

    相關產品

    本文章適用於 2 產品

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。