文章 ID: 000075447 內容類型: 疑難排解 最近查看日期: 2014 年 02 月 18 日

為什麼我無法將 PLL 合併為 ALTMEMPHY IP 的兩種不同實例？

環境

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    ALTMEMPHY 校準使用 PLL 重新配置來更新 PLL 階段。因此，需要動態 PLL 重新配置。

    由於每個 ALTMEMPHY 介面必須單獨校準，並且可能需要對 PLL 頻率進行不同的調整，因此無法合併 PLL。

    如需進一步資訊，請參閱 12.1 版的 ALTMEMPHY 區段 外部記憶體介面手冊。

    解決方法

    相關產品

    本文章適用於 2 產品

    Arria® II GX FPGA
    Arria® II GZ FPGA

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