由於 PCIe 硬 IP PMA 出現問題,該連結可能會陷入偵測.主動狀態。
這是因為收發器接收器偵測到如果連續兩個 TxDetectRx 的低期間小於 544 ns,則管道介面上的 PHYSTATUS 脈衝不會退回硬 IP 核心的邏輯。
此問題影響到 Stratix® IV GX、Stratix® IV GT 和 Arria® II GX 裝置。
手動變更硬 IP 重設邏輯,以至少 1 個我們維護快取 和 最快 訊號。
您可以使用下列檔案檢視Avalon®串流和Avalon®記憶體對應介面所需的變更,以滿足上述需求。
- top_rs_hip (.v):可在 181-211 線路上找到新增的重設邏輯。 將這些行列放進您的_rs_hip.v 檔案中,用於Avalon串流介面。
- pcie_compiler_0 (.v) :可在 648-684 行中找到新增的重設邏輯。 將這些線條放入您的即時檔案中,以Avalon記憶體對應介面。
- pcie_compiler_0 (.vhd):在 775-810 線路上可以找到新增的重設邏輯。 將這些線條放入您的即時檔案中,以Avalon記憶體對應介面。