文章 ID: 000075518 內容類型: 產品資訊與文件 最近查看日期: 2014 年 10 月 10 日

如何在 Stratix V 上將coreclkout_hip連接到pld_clk?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

在適用于 PCI Express® 的 Stratix® IV 硬 IP 中,某些配置允許pld_clk 要從又從衍生出來的 PLL 驅動 coreclkout_hip. 使用 Stratix V 硬 IP 時不支援此實作。

解決方法

若為 Stratix V,請連線 pld_clkcoreclkout_hip 如 PCI Express 使用者指南Stratix V 硬 IP 的頻率訊號硬 IP 實作表格中所示。

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