文章 ID: 000075658 內容類型: 疑難排解 最近查看日期: 2021 年 05 月 05 日

為什麼 JESD204C Intel® FPGA IP在支援 CSR 優化參數的 Sub-1 模式下設定時,TX 輸出埠j204c_tx_avst_ready維持在低位?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • JESD
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition Software 版本 21.1 和更早版本的已知問題,當 JESD204C Intel® FPGA IP在 10 Intel® Stratix® FPGA 或® Intel Agilex 7 個裝置的 TX 模式中使用 JESD204C Intel® FPGA IP,並且設定為具備 CSR 優化功能的 Sub-1 模式時,Avalon-ST 訊號j204c_tx_avst_ready永遠保持在低位。

    此問題不影響啟用 CSR 優化的 Sub-0 變異,或是停用 CSR 優化的 Sub-1 變異。

    解決方法

    這個問題沒有解決方法。

    為了避免此問題,請勿在 Sub-1 模式中使用 CSR 優化功能。

    此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 21.2 開始修復。

    相關產品

    本文章適用於 3 產品

    Intel® Agilex™ 7 FPGA 與 SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

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