文章 ID: 000075689 內容類型: 疑難排解 最近查看日期: 2021 年 07 月 16 日

為什麼適用于 PCI Express* 設計範例的 Intel® FPGA P-Tile Avalon串流 IP，將重新配置介面匯出至頂級針腳、埠？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • PCI Express*
  • 適用於 PCI Express* 的 Avalon-ST Intel® Stratix® 10 硬 IP
  • 適用於 PCI Express* 的 Avalon-MM Intel® Stratix® 10 硬 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 PCI Express* 設計範例Intel® FPGA P-Tile Avalon串流 IP 的問題，重新配置介面錯誤地匯出至頂級針腳/埠？

    這會因實際 PCB 上連接到這些針腳的訊號而造成設計不穩定。

    以下訊號錯誤地匯出至最高層級。

    dummy_user_avmm_rst_reset
    p0_config_tl_dl_timer_update
    xcvr_reconfig_read
    xcvr_reconfig_readdatavalid
    xcvr_reconfig_waitrequest
    xcvr_reconfig_write
    p0_config_tl_tl_cfg_add
    p0_config_tl_tl_cfg_ctl
    p0_config_tl_tl_cfg_func
    p0_tx_cred_tx_cdts_type
    p0_tx_cred_tx_data_cdts_consumed
    xcvr_reconfig_address
    xcvr_reconfig_writedata
    xcvr_reconfig_readdata

    解決方法

    若要解決此問題，請修改最高層級的 RTL 以阻止這些訊號匯出，或使用虛擬針腳分配來達成相同的目標。

    此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 21.3 開始修復。

    相關產品

    本文章適用於 3 產品

    Intel® Agilex™ I 系列 FPGA 與 SoC FPGA
    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA 與 SoC FPGA F 系列

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