描述
使用低延遲或原生實體層、在 Stratix® V GX 上使用 10G PCS 基本模式或在下列條件下Arria® V GZ 裝置時，可能會看到接收器過度延遲：
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位滑選為 Word 對齊模式
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變速箱比率設定為 66：40、64：32 或 50：40
對於上述收發器 PHY 配置，如果rx_bitslip埠切換超過 FPGA fabric 介面寬度 -1 倍，往返回送延遲可能會增加 1-23 個平行頻率週期。
解決方法
若要解決這個問題，您不應切換rx_bitslip埠超過 FPGA fabric 介面寬度 -1 倍，用於上述收發器 PHY 設定。
Altera建議將rx_bitslip脈衝分離至少 20 個平行頻率週期，以造成收發器 PCS 管線延遲。
替代的解決方法是在 Native PHY 上使用rx_clkslip功能。