在 Stratix® II 和 Stratix II GX 裝置中，每個快速 PLL 在使用 DPA 時最多可驅動 25 個 altlvds 接收通道。 每個中心快速 PLL 可在每個相鄰銀行中驅動最多 25 個 altlvds 接收通道，總共可提供多達 50 個通道。 要求是所有 DPA 接收通道必須位於每個銀行的 25 個 LAB 排內。 並非所有裝置都能支援由中心快速 PLL 驅動的 25 個 DPA 通道，這取決於所使用的特定裝置的配置。
您可能會找到一個案例，讓您知道您的裝置可以支援特定數量的 DPA 通道，但 Quartus® II 軟體可能會在編譯器中發出錯誤，指出您已超過裝置中可用的 DPA 接收器數量。 舉例來說，EP2SGX130GF1508 裝置有 48 個通道，可以由中心高速 PLL 的任何一個驅動。 （一旦一個中心快速 PLL 用於驅動兩個銀行的接收器，另一個中心的快速 PLL 就無法用來驅動接收器）。 如果您將 altlvds_rx MegaWi altlvds_rx®中的通道數量設定為 48，則可能會因為 Quartus II 軟體在未指派針腳位置時放置針腳的方式而出現編譯錯誤。
Stratix II 上有兩種專用輸入頻率針腳，Stratix II GX 側端銀行，一種是可驅動 PLL 的專用頻率輸入。 另一種類型是雙重用途的針腳 ，可以用作 PLL 的專用頻率輸入針腳，也可以用作 SERDES 接收器。 如果 Quartus II 配接器將 PLL 輸入頻率放置在其中一個雙用途針腳上，則您將失去其中一個接收通道，並出現不合適的錯誤。
為了避免此錯誤，您可以將針腳分配至時鐘針腳，將其放置在沒有 SERDES 電路的專用輸入針腳上。 這樣一來，您就能擁有設計可用的最大 DPA 接收通道數量。
下列說明 I/O 銀行 1 和 2 吋 II 和 Stratix Stratix II GX 裝置中可用的專用頻率針腳：
CLK0p，CLK2p：搭配 SERDES 接收器的專用輸入頻率針腳。
CLK1p，CLK3p：沒有 SERDES 接收器的專用輸入頻率針腳。
下列說明 I/O 銀行 5 和 6 Stratix II 裝置中可用的專用頻率針腳：
CLK8p，CLK10p：搭配 SERDES 接收器的專用輸入頻率針腳。
CLK9p，CLK11p：沒有 SERDES 接收器的專用輸入頻率針腳。
所有 FPLL[10.7]CLKp 針腳沒有 SERDES 接收器，這些是用於角落快速 PLL 的專用頻率輸入針腳（不適用於所有裝置）。
請注意，晶片終止差異僅支援具有 SERDES 接收器的雙用途專用頻率輸入針腳。 沒有 SERDES 接收器的專用輸入頻率針腳不支援晶片終止差異，需要外部電阻器。