文章 ID: 000075915 內容類型: 錯誤訊息最近查看日期: 2012 年 09 月 11 日

錯誤（10119）：Verilog HDL Loop 對帳單錯誤 <location>：具有非恒定迴圈條件的迴圈必須在內部終止 <number> 迭代</number></location>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

描述

此錯誤可能會顯示在 Quartus® II 軟體中，當合成在 Verilog HDL 中的迴圈反復超過合成回路限制時。此限制可防止合成可能運行到無限迴圈。預設情況下，此迴圈限制設定為 250 反覆運算。

解決方法

若要解決此錯誤，可使用 VERILOG_NON_CONSTANT_LOOP_LIMIT Quartus II 設定檔案（.qsf）中的選項設定迴圈限制。例如：

set_global_assignment -name VERILOG_NON_CONSTANT_LOOP_LIMIT 300

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

此頁面上的內容是原始英文內容的人工和電腦翻譯的組合。此內容僅供您方便，僅供一般參考，不應被視為完整或準確。如果本頁面的英文版本與翻譯之間存在任何矛盾，則以英文版本為準。查看此頁面的英文版本。