描述
在平臺設計者（原名 Qsys）Project.qip 檔案中，UniPHY 外部記憶體介面 IP sdc 檔案可能未按正確順序排列，這可能是漏漏或停用頻率警告或重大警告的原因。當使用 UniPHY IP 時，通常會看到兩個介面之間共用相鎖迴圈 （PLL） 和延遲鎖定迴圈 （DLL）。
解決方法
兩種可能的解決方法是：
- 請檢 閱 Qsys.qip 檔案中的 sdc 檔案，並在 Quartus Project Settings -> 計時分析器 - > SDC 檔案中 加入 所需的順序，以納入專案中。
- 修改 Qsys.qip 檔案，將 sdc 檔案置於所需的順序中。
針對每個 UniPHY IP 實例，請將 _p0.sdc 檔案放在 UniPHY IP 的其他 sdc 檔案前。
要讓頻率共用時間流正常運作，.qip 檔案順序 （以及因此計時 sdc 檔案） 必須使主 sdc 檔案在任何相關的從屬 sdc 檔案之前列出。
如需進一步資訊，請參閱 功能描述中的「DLL 與 PLL 共用介面」區段 –外接記憶體介面手冊第 3 冊中的 UniPHY 章節。
此問題已從 Quartus® II 軟體版本 12.0 開始修復。