描述
是的。DCLK 訊號是被動序列、快速被動平行和被動平行同步模式中的組態頻率訊號，可在配置前後切換。
如果資料訊號高或低，在配置開始時切換 DCLK 不應是問題。FPGAs在開始註冊組態資料之前，先在資料行上尋找啟動序列。因此，只要資料訊號不是隨機切換，DCLK 轉換將不會啟動組態週期或導致錯誤。
配置後，FPGA會忽略 DCLK 上的輸入。
環境
BUILT IN - ARTICLE INTRO SECOND COMPONENT