文章 ID: 000076262 內容類型: 錯誤訊息 最近查看日期: 2014 年 08 月 14 日

錯誤：arriav_delay_chain原始dqs_in_delay_1上的輸出埠 DATAOUT 未連接到有效的目的地

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在 Quartus® II 軟體版本 13.0 或更新版本中，編譯以 Qsys 建立的Arria® V DDR3 軟控制器設計時，您可能會看到上述合成錯誤。當 DDR3 控制器內部的邏輯優化後，就會發生錯誤，因為Avalon訊號沒有正確連接到Avalon主機和Avalon主機頻率源。

    解決方法

    確保Avalon介面正確連接到Avalon主機和Avalon主機頻率來源。

    相關產品

    本文章適用於 6 產品

    Arria® V FPGA 與 SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

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