文章 ID: 000076312 內容類型: 疑難排解 最近查看日期: 2021 年 05 月 05 日

為什麼計時分析器報告在 Intel® Arria® 10 個原始固定點 DSP IP 中違反最低時序?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 原始固定點 DSP Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果 DSP 區塊未完全註冊,則可能會看到最短的時間段違規。

     

     

    解決方法

    若要解決此問題,請使用IP GUI 啟用輸入、輸出和管道註冊,以確保使用 Intel® Arria® 10 個原始固定點 DSP IP 時符合時間。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。