如果編譯設計中的 ALT2GXB Megawi zipd® 外掛程式管理器即時配置有下列組態，則會發生下列配接器錯誤。通道為完整的雙工或僅接收，已啟用通道內部或通道介面，而 ALT2GXB Megawiazd 中指定的輸入頻率頻率大於 325 MHz。此錯誤不會針對僅適用于 TX 組態而發生。
Quartus® II 軟體配接器錯誤：「在訊號「rx_cruclk[0]」後無法新增 GXB REFCLK 分隔器，因為它提供 GXB 接收通道 alt2gxb：alt2gxb_component|channel_rec[0].receive」使用通道介面或通道內部重新配置」
若要解決此錯誤，請使用下列程式。
1. 將 ALT2GXB Megawiazd 中的輸入頻率頻率（>325 MHz）變更為一半值。
2. 將設計中的 REFCLK 分隔器代碼即時化（如下所示），並將 REFCLK 分隔器輸出連接到 ALT2GXB 頻率輸入埠。
針對雙工組態，請將 REFCLK 分隔器輸出連接到 ALT2GXB 頻率輸入埠。 如果 ALT2GXB Megawiz 的「一般」畫面中指定的輸入頻率頻率大於 325MHz，則將 REFCLK 分隔器輸出連接到 ALT2GXB 的「pll_inclk」和「rx_cruclk」埠。如果在「RECONFIG」畫面中指定上述頻率，請將 REFCLK 分隔器輸出連接到「pll_inclk_alt」和「rx_cruclk_alt」埠。
例如，如果您有全雙工配置，且在 ALT2GXB Megawiazd 的「一般」畫面中指定 390.625 MHz，則將頻率變更為 195.3125 MHz，並將 REFCLK 分隔器輸出連接到 ALT2GXB 的pll_inclk和rx_cruclk埠。
針對僅接收的 ALT2GXB 即時化，請根據 Megawiazd 中「一般」或「重新配置」畫面中的輸入頻率設定，將 Megawiazd 中的輸入頻率 （>325 MHz） 變更為一半值，並將 REFCLK 分隔器輸出連接到rx_cruclk或rx_cruclk_alt埠。
以下是 Verilog 和 VHDL 中的 REFCLK 分隔器代碼範例。
------頻率部門 Verilog Code---------
模組my_refclk_div（入、出）：
輸入;
輸出輸出;
stratixiigx_hssi_refclk_divider my_refclk_divider （
.inclk （in），
.clkout（輸出））;
defparam my_refclk_divider.enable_divider = 「true」;
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = 「normal_100_ohm_termination」;
endmodule
-----結束
--頻率分割的 VHDL 代碼----
程式庫 ieee;
使用ieee.std_logic_1164.all;
實體my_refclk_divider是
港口
(
inclk：in std_logic;
outclk：輸出std_logic
);
末端my_refclk_divider;
my_refclk_divider的架構clock_div是
元件stratixiigx_hssi_refclk_divider IS
一般 （
enable_divider：字串：= 「true」;
divider_number：INTEGER ：= 0; --邏輯編號的 0 或 1
refclk_coupling_termination：字串：= 「normal_100_ohm_termination」
);
埠 （
inclk：IN STD_LOGIC;
clkout：OUT STD_LOGIC）;
END 元件stratixiigx_hssi_refclk_divider;
開始
clk_divider：stratixiigx_hssi_refclk_divider
埠地圖
(
inclk => inclk，
clkout => outclk
);
終端架構;