文章 ID: 000076375 內容類型: 疑難排解 最近查看日期: 2013 年 02 月 08 日

針對具有 HPS IP 原子Arria V 和 Cyclone V 裝置的設計,安裝後模擬可能會不正確運作

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    如果您的設計目標是 Arria V 或 Cyclone V 裝置, 包括硬核處理器系統 (HPS) IP 原子,安裝後模擬 可能在下列情況下運作不正確:

    • hps2fpga如果介面資料寬度 設定為 32 或 128 位
    • 如果設定 fpga2hps 介面資料寬度 至 32 或 128 位
    • hps2fpga如果使用者頻率輸出頻率 不低於 100 MHz
    解決方法

    更新所產生的 Verilog 輸出檔案 (.vo) 由 EDA Netlist Writer 在安裝後模擬之前,如下所示:

    • 新增一個標名 DATA_WIDTH 參數,並 根據進階設定為 32、64 或 128 的 hps2fpga 值 eXtensible Interface (AXI) 資料寬度。
    • 新增標示 DATA_WIDTH 參數並設定 根據 fpga2hps AXI 的資料,32、64 或 128 的價值 資料寬度。
    • 新增已命名 H2F_USER0_CLK_FREQ 的參數, H2F_USER1_CLK_FREQ 並且 H2F_USER2_CLK_FREQ 。 根據頻率設定這些參數的值 h2f_user0_clk h2f_user1_clk h2f_user2_clk 及使用者 時鐘,分別。

    相關產品

    本文章適用於 2 產品

    Arria® V FPGA 與 SoC FPGA
    Cyclone® V FPGA 與 SoC FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。