文章 ID: 000076454 內容類型: 疑難排解 最近查看日期: 2021 年 04 月 22 日

Intel® Stratix® 10 EMIF IP 的校正序列是什麼?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在FPGA裝置配置後,以下是 Intel® Stratix® 10 EMIF IP 的校正序列。

    對於非 HPS EMIF IP,序列是晶片上終止 (OCT) 校準、I/O PLL 校準,然後是 EMIF 校準。

    對於 HPS EMIF IP,OCT / PLL / EMIF 校正序列會在 HPS 第一階段完成,然後在FPGA優先模式下完成其他FPGA。

    非 EMIF PLL 的 I/O PLL 校準也會在使用者模式輸入前和使用者模式輸入後,依 PLL 本身的組態而分配。 如果 PLL 使用內部補償模式,則會在進入使用者模式之前對其進行校準。 如果使用核心補償模式,則會在使用者模式輸入後對其進行校準。 不過,這一切都會在 EMIF 校正之前發生,而這完全是在使用者模式下完成。

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    Intel® Stratix® 10 FPGA 與 SoC FPGA

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