描述
當 Intel® Stratix® 10 部分重新配置控制器Intel® FPGA IP偵測損壞的部分位流時，它會設定 狀態[2.0] = 3'b100 = PR_ERROR觸發。 avst_sink_ready 訊號已卸載，部分重新配置控制器Intel® FPGA IP在使用 重設 埠重設 IP 之前，不會接受任何進一步的部分重新配置位流。
在重設部分重新配置控制器之前Intel® FPGA IP必須確保剩餘的部分位流從Avalon®串流管道沖出，然後才確定重設為部分重新配置控制器Intel® FPGA IP。
解決方法
若要解決此問題，請導入 RTL 以監控 狀態[2.0] 埠，並在指出 PR_ERROR 時，向 Intel® Stratix® 10 部分重新配置控制器Intel® FPGA IP主端產生 d{3 avst_sink_ready 訊號，並確保 avst_sink_valid 完成切換。這樣一來，將確保從Avalon®串流管道清除剩餘的部分重新配置位流，然後將 重設套 用到 Intel® Stratix® 10 部分重新配置控制器Intel® FPGA IP。
完成後，便可開始將新的良好部分重新配置位流傳送至部分重新配置控制器Intel® FPGA IP。