如何變更為 Interlaken Intel® FPGA IP針對Intel® Stratix® 10 所產生的範例設計的資料速率和收發器參考頻率，改為與 IP Parameter Editor GUI 中所選的值略有差異？

Interlaken （第 2 代） Intel® FPGA IP針對Intel® Stratix® 10 H-Tile 或 E-Tile，僅支援 IP Parameter Editor GUI 中特定數量的資料速率與參考頻率選項。

為了解決此問題，您應執行下列步驟，在產生以 Intel® Stratix® 10 H-Tile 或 E-Tile 為目標的 Interlaken （第 2 代） Intel® FPGA IP實例後，將資料速率和收發器參考頻率頻率更改為稍微不同的值。

針對Intel Stratix 10 E-Tile 時，變更資料速率/參考頻率頻率的步驟：

• 在/altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc中變更下列行 

[第 31 行] create_clock-name pll_ref_clk-期間「 MHz」[get_ports pll_ref_clk]

• 請變更/altera_xcvr_native_s10_etile_2101/synth/_ip_parameters_.tcl中的下列設定

[第 12 行] 法令集native_phy_ip_params pma_tx_data_rate_profile0「在 Mbps 中」

[第 13 行] 法令集native_phy_ip_params pma_rx_data_rate_profile0「在 Mbps 中」

[第 28 行] 指令集native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0「」

[行 30] 指令集native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0「」

針對Intel Stratix 10 H-Tile 時，變更資料速率/參考頻率頻率的步驟：

• 在/altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc中變更下列行

[第 31 行] create_clock-name pll_ref_clk-期間「 MHz」[get_ports pll_ref_clk]

• 請變更/altera_xcvr_native_s10_htile_1921/synth/_ip_parameters_.tcl中的下列設定

[第 13 行] 法令集native_phy_ip_params set_data_rate_profile0「在 Mbps 中」