文章 ID: 000076493 內容類型: 疑難排解 最近查看日期: 2019 年 03 月 15 日

在 10 個裝置 Intel® Arria®中使用低延遲 10G MAC IP 核心時，該如何放置收發器 PLL 以減少抖動？

環境

  • Intel® Quartus® II 訂閱版
  • 1G 2.5G 5G 10G 多速率乙太網路 PHY Intel® FPGA IP
  • 乙太網路
  • 低延遲乙太網路 10G MAC Intel® FPGA IP
  • 1G 10GbE 與 10GBASE-KR PHY Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    為了在Intel® Arria® 10 個裝置上使用低延遲 10G MAC IP 核心時，儘量減少抖動，重要的是要確保放置進階傳輸 （ATX） 相鎖迴圈 （PLL） 和分數 PLL （fPLL），以便他們可以直接從參考頻率緩衝區採購輸入參考頻率，而不會通過參考頻率網路。

    解決方法

    為了獲得最佳的抖動效能，Intel 建議將參考頻率盡可能靠近傳輸 PLL。

    在同一收發器銀行中使用專用的參考頻率針腳。

    每個收發器銀行都有兩個專用的參考頻率 （refclk） 針腳。底部 refclk 針腳直接傳送底部 ATX PLL、fPLL 和 CMU PLL。上一個 refclk 針腳直接傳送頂部 ATX PLL、fPLL 和 CMU PLL。

    使用位置限制來確保 ATX PLL 和 fPLL 位於最佳的頂部或底部位置，與您選擇 的專用 refclk 針腳位置對齊。

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    Intel® Arria® 10 FPGA 與 SoC FPGA

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