描述
從 Quartus® Prime Pro Edition 軟體版本 19.2 開始，Arria® 10 硬核處理器系統 （HPS） EMIF IP 有兩個新的引腳放置限制，分別與 PLL 參考頻率和 RZQ 引腳布局相關。實施這些限制是為了保證所有支援配置 HPS EMIF IP 使用的所有可能組合在硬體中正常運行，包括 FPGA-First/HPS-First、x16/x32/x64 數據寬度，以及 ECC/非 ECC 操作模式。這些限制比以前版本的 Quartus® Prime 軟體中實施的限制更嚴格，因此使用者可能會看到用於在早期版本的 Quartus® Prime 軟體中傳遞編譯的引腳排列的新編譯錯誤。該錯誤僅表示現有的引腳排列可能不適用於受支援的 HPS EMIF 配置的所有組合。但是，具有現有功能引腳排列的使用者可以繼續使用這些設計，而無需擔心他們以後的配置。
解決方法
在 Arria® 10 HPS EMIF 介面中，PLL 參考頻率和 RZQ 引腳必須與地址和命令信號一起放置在 I/O 組 2K 中。
從 Quartus® Prime Pro Edition 軟體版本 19.2 開始，如果未遵循針腳放置要求，則通過在編譯期間報告 fitter 錯誤來實現此限制。如需 HPS EMIF 插腳放置限制的詳細資訊，請參閱《 外部記憶體介面 Arria® 10 FPGA IP 使用者指南 》。
如果您的設計當前在早於 Quartus® Prime Pro Edition 軟體版本 19.2 的版本中通過編譯，但在 Quartus® Prime 軟體 Pro Edition 軟體版本 19.2 及更高版本中編譯失敗，則無需更改 HPS EMIF 設計，但需要解決方法。