重大問題
描述
RapidIO I & II 使用者指南建議使用在產生 IP 模擬模型時產生的工作範例功能模擬測試台。然而，想要建立自己的測試台的埠客可以在 Qsys 中使用「產生測試台系統」選項。
在 Qsys 世代期間，將會看到以下錯誤：
「錯誤：_tb._inst.tx_bonding_clocks_ch0：_inst.tx_bonding_clocks_ch0 必須連接到hssi_bonded_clock輸出」。
解決方法
這個錯誤是意料之中的。原生實體層需要 將tx_bonding_clock 輸入埠連接至收發器 PLL 輸出頻率。產生測試台只會在 IP 信條上建立一個虛擬包裝，因此錯誤會通知使用者，埠必須在最終設計中稍後連接。
若要解決此問題：
1. 關閉世代對話方塊。
2. 在 Quartus® 中，前往「檔案」>「開啟」> _tb > _tb.qsys
您將會在未連線的tx_bonding_clocks上收到錯誤訊息。
3. 匯出tx_bonding_clocks埠以解決錯誤。
4. 移至「產生」>「產生 HDL...」>模擬>選取預定的「建立模擬模型」>產生
5. 完成。您將獲得與「產生」測試台系統相同的模擬模型。
這個問題排定在 Quartus Prime 軟體的未來版本中無法解決。