重大問題
描述
Quartus II 軟體版本 14.1 和 15.0 可錯誤地允許MAX 10 個裝置設計，用於 DPCLK 針腳與頻率之間不存在的連線能力 網路;具體來說，該軟體可以允許從 DPCLK0 到 GCLK[4] 的連線能力 從 DPCLK2 到 GCLK[9]。如果您在您中使用這些不存在的路徑中的任何一個 設計上，軟體不表示任何問題，但產生非功能性 設計FPGA。請參閱 MAX 10 計時與 PLL 使用者 允許 DPCLK 至 GCLK 連線能力的指南： HTTPs://documentation.altera.com/#/00003866-AA。
解決方法
沒有解決方法。這個問題將在即將推出的軟體中解決 釋放。