重大問題
由於Cyclone® 10 DDR3 IP存在問題，生成的示例設計模擬 emif_usr_clk 頻率不準確。
例如，如果示例設計設置的記憶體頻率頻率 = 533.33MHz，用戶邏輯時鐘速率 = Quarter，PLL_refclk = 133.33MHz，則預期的 emif_usr_clk 應模擬在 133.33MHz。
但是，您可能會在模擬波形查看器中觀察到 7.52ns = 133MHz 時的 emif_usr_clk 。
解決方法是手動編輯模擬設計檔（例如，目錄路徑可能如下所示：/emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v）。
對於下面的範例，請搜索參數並將其編輯為正確的週期值以匹配所需的頻率。
1445: .PLL_VCO_FREQ_MHZ_INT （533），
1446: .PLL_VCO_TO_MEM_CLK_FREQ_RATIO （1），
1447: .PLL_PHY_CLK_VCO_PHASE （2），
1448: .PLL_VCO_FREQ_PS_STR（“1876 PS”），
1449: .PLL_REF_CLK_FREQ_PS_STR （“7504 ps”），
1450: .PLL_REF_CLK_FREQ_PS （7504），
1451: .PLL_SIM_VCO_FREQ_PS年（1880年），
1452: .PLL_SIM_PHYCLK_0_FREQ_PS （3760），
1453: .PLL_SIM_PHYCLK_1_FREQ_PS （7520）， @ 示例 ：將此值從 7520 更改為 7500
1454: .PLL_SIM_PHYCLK_FB_FREQ_PS （7520）， - 示例 ：將此值從 7520 更改為 7500
1455: .PLL_SIM_PHY_CLK_VCO_PHASE_PS （470），
1456: .PLL_SIM_CAL_SLAVE_CLK_FREQ_PS （7520）， - 示例 ：將此值從 7520 更改為 7500
1457: .PLL_SIM_CAL_MASTER_CLK_FREQ_PS （7520）， - 示例 ：將此值從 7520 更改為 7500
保存編輯后的參數后，重新運行模擬以反映正確的頻率。