重大問題
由於Intel® Cyclone® 10 DDR3 IP 的問題,所產生的範例設計會以不准確的方式模擬 emif_usr_clk 頻率。
舉例來說,如果範例設計設定為記憶體頻率頻率 = 533.33MHz、使用者邏輯頻率 = 季度,以及PLL_refclk = 133.33MHz,則預期 emif_usr_clk 應模擬為 133.33MHz。
然而,在模擬波形檢視器中,您可以在 7.52ns = 133MHz 觀察 emif_usr_clk 。
解決方法是手動編輯模擬設計檔案(例如,目錄路徑可能如下:/emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_**.v)。
如需以下範例,請搜尋參數並將其編輯到正確的期間值,以符合所需頻率。
1445: .PLL_VCO_FREQ_MHZ_INT (533),
1446: .PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1),
1447: .PLL_PHY_CLK_VCO_PHASE (2),
1448: .PLL_VCO_FREQ_PS_STR(「1876 ps」),
1449: .PLL_REF_CLK_FREQ_PS_STR(「7504 ps」),
1450: .PLL_REF_CLK_FREQ_PS (7504),
1451: .PLL_SIM_VCO_FREQ_PS(1880),
1452: .PLL_SIM_PHYCLK_0_FREQ_PS (3760),
1453: .PLL_SIM_PHYCLK_1_FREQ_PS(7520),// 範例:將此值從 7520 變更為 7500
1454: .PLL_SIM_PHYCLK_FB_FREQ_PS(7520),// 範例:將此值從 7520 變更為 7500
1455: .PLL_SIM_PHY_CLK_VCO_PHASE_PS (470),
1456: .PLL_SIM_CAL_SLAVE_CLK_FREQ_PS(7520),// 範例:將此值從 7520 變更為 7500
1457: .PLL_SIM_CAL_MASTER_CLK_FREQ_PS(7520),// 範例:將此值從 7520 變更為 7500
節省編輯的參數後,再重新執行模擬以反映正確的頻率。