文章 ID: 000076630 內容類型: 錯誤訊息 最近查看日期: 2017 年 08 月 14 日

錯誤 (12077):節點實例「altera_mult_add_rtl2」以未知參數即刻表示「ACCUM_SLOAD_PIPELINE_SCLR」

環境

  • Intel® Quartus® Prime Standard Edition 軟體
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime 標準版軟體版本 17.0 中Cyclone® V FPGA ALTMULT_COMPLEX IP 的問題,如果 IP 變異檔案類型是 VHDL,您可能會在編譯過程中看到上述錯誤。

    解決方法

    若要解決此問題,請使用 Verilog IP 變異檔案類型。

    此問題已從 Intel® Quartus® Prime 標準版軟體版本 18.0 開始修復。

    相關產品

    本文章適用於 1 產品

    Cyclone® V FPGA 與 SoC FPGA

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