文章 ID: 000076646 內容類型: 產品資訊與文件 最近查看日期: 2017 年 05 月 30 日

如何修正Stratix V DDR3 設計的c2p_write_clk與pll_write_clk之間的時序違規問題？

環境

    Intel® Quartus® II 訂閱版
    搭載 UniPHY Intel® FPGA IP 的 DDR3 SDRAM 控制器
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

若為Stratix® V DDR3 UniPHY 型設計，您可能會發現在c2p_write_clk與pll_write_clk頻率領域之間的資料路徑上，會出現計時違規問題。

解決方法

若要解決這些阻礙計時違規問題，請按照以下步驟操作：

1） 在 IP 產生的IP_variation_name>if0_pll0.sv 檔案中，設定

參數 WRITE_CLK_PHASE = 「938 ps」

2） 在 IP 產生的IP_variation_name>if0_p0_parameters.tcl 檔案中，設定

設定：GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase（PLL_WRITE_CLK）270.0

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