在使用 Quartus® Prime Pro Edition 軟體 v18.0 對 JIC 檔進行Stratix® 10 FPGA JIC 檔程式設計期間，CONF_DONE 和 INIT_DONE 是否應該斷言高？

不可以， 在 JIC 檔程式設計期間，CONF_DONE 和 INIT_DONE 信號不應Stratix® 10 FPGA 置言為高電平。

在 JIC 檔程式設計過程中，使用 Quartus® Prime Pro Edition 軟體 v18.0 為Stratix® 10 FPGA設備設定説明程式映像（出廠預設 SFL 映射）時，您可能會觀察到意外的 CONF_DONE 和 INIT_DONE 信號斷言。幫助程式映像（出廠預設 SFL 映射）僅包含韌體數據，不包含完整配置數據。因此，Stratix® 10 FPGA設備僅配置了固件數據，並且即使 CONF_DONE 和 INIT_DONE 信號被置言為高電平，Stratix® 10 FPGA設備也沒有進入使用者模式。

在 Quartus® Prime Pro Edition 軟體 v17.1 及更早版本中，由於輔助程式映射（出廠預設 SFL 映射）包含完整的配置數據，因此 CONF_DONE 和 INIT_DONE 信號應被置位為高電平。

此無效的 CONF_DONE 和 INIT_DONE 狀態不會導致任何 JIC 程式設計失敗。

此問題已在 Quartus® Prime Pro Edition 軟體 v21.4 及以上版本中修復。