文章 ID: 000076866 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼我設計中的收發器模組的 「可觀察到的輸出埠」報告為不受限制,無法進行儲存分析?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

Quartus® II 軟體版本 9.1 SP1 和更早版本可能無法自動限制 「可觀察到的輸出埠」,例如 Stratix® IV GX 收發器模組中的 ~OBSERVABLERXANALOGRESET,以供儲存分析。該derive_pll_clocks指令僅將set_max_delay作業新增至輸出埠進行設定分析,且無法進行持有分析所需的對應set_min_delay作業。

若要限制儲存分析的輸出埠,請新增以下set_min_delay命令,以執行「可觀察到的輸出埠」:
set_min_delay 0 至 [get_ports ]

此問題排定在未來版本的 Quartus II 軟體中修復。

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Stratix® IV GX FPGA

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