文章 ID: 000076880 內容類型: 疑難排解 最近查看日期: 2017 年 10 月 25 日

為什麼在 Aldec Riviera-PRO 2017.02 中模擬 10 個設計Intel Stratix時,會看到詳細的時間錯誤?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 模擬、除錯與驗證
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於 Aldec Riviera-PRO* 2017.02 的錯誤,在仿 Intel® Stratix®真 10 個設計時,可能會看到類似下列線的詳細闡述時間錯誤。

    # KERNEL:錯誤:位「cr_rlpbk_en」的屬性具有非法的衝突值

    解決方法

    請聯絡 Aldec 以取得日後版的 Riviera-PRO,以解決此問題。

    相關產品

    本文章適用於 1 產品

    Intel® Stratix® 10 GX FPGA

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