文章 ID: 000076956 內容類型: 疑難排解 最近查看日期: 2016 年 02 月 16 日

Seriallite III 在兩個不相關的頻率上違反計時，以crc_error_inject輸入訊號

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 Serialite III MegaCore 版本 13.1 和更早版本可能會顯示兩個不同頻率之間的時序違規時間。 違規計時會涉及輸入訊號、crc_error_inject。Seriallite III 使用者指南指示使用者使用「tx_user_clock」來驅動「crc_error_inject」訊號。 由於crc_error_inject訊號未同步至 Seriallite III 核心內的正確頻率，因此會標記違反計時的情況。
    解決方法

    Seriallite III MegaCores 版本 13.1 和更舊版本需要使用內部頻率來同步crc_error_inject輸入訊號。 下列圖顯示此問題的解決方法。

    Figure 1.

    使用者需要透過在階層中建立輸出埠，將內部頻率「tx_coreclkin」路由至最高層級模組。 在使用者的頂級設計中，可以使用「tx_coreclkin」頻率來驅動「crc_error_inject」輸入訊號。

    假設 Seriallite III 實例名稱為「sl3」，以及使用者的最高層級設計為頂端，以下是執行上述解決方案的步驟。

    相關產品

    本文章適用於 4 產品

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。