如果 PLL 參考頻率連接橫跨超過 8 個 I/O 銀行,使用 Intel® Stratix® 10 EMIF IP 時,可能會看到具有類似此等訊息的更適合的錯誤:
內部錯誤:子系統:CPLL,檔:/quartus/periph/cpll/refclk_gen6_param_util.cpp,行:387
目前不支援 12 塊磚的參考頻率網路!
這通常出現在較大的 Intel Stratix 10 個裝置上,其中多個外部記憶體介面放置在 I/O 欄共用核心頻率或 PLL 參考頻率中。請注意,共用核心頻率時,PLL 參考頻率也會分佈在核心頻率共用匯流排中,該匯流排會連接核心頻率主機與從業者。
在同一 I/O 欄中,請確認 EMIF PLL 參考頻率未連接到超過 8 個連續的 I/O 銀行。如需您Intel® Stratix® 10 裝置的 I/O 銀行資訊,請參閱 Intel Stratix 10 裝置釘出檔案。
在針腳輸出檔案第一頁的表格中,顯示 I/O 銀行與每個支援套件的 I/O 銀行針腳數量緊密結合。若要確定 8 家 I/O 銀行的 PLL 參考頻率路徑,這還包括未結成結合且在表格中標示為「-」的 I/O 銀行。