為什麼 JESD204B Intel® FPGA IP範例設計在使用 Intel® Arria® 10 和 Intel® Cyclone® 10 GX 裝置時無法正常運作？

由於 Intel® Quartus® Prime Pro 軟體版本 19.1 至 19.4 的已知問題，JESD204B Intel® FPGA IP範例設計在使用Intel® Arria® 10 和Intel® Cyclone® 10 GX 裝置時，可能無法正常運作。如果對 JESD204B Intel® FPGA IP範例設計進行合成，則會造成 2 個埠遺失，1 個埠遺失。

若要解決此問題，請按照以下步驟操作：

1. 例如設計合成，請將這兩個埠新增至 365 線位於「//ed_synth」的「altera_jesd204_ed_RX_TX.sv」。

{

.jtag_avmm_bridge_master_reset_reset（jtag_avmm_rst），

.jtag_reset_in_reset_reset_n （1'b1），

}

2. 例如設計模擬，請將第 364 行中的此埠新增至位於第 365 行的「altera_jesd204_ed_RX_TX.sv」，位於「//ed_sim/testbench/models」。

{

.jtag_reset_in_reset_reset_n （1'b1），

}

此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 20.1 開始修復。