文章 ID: 000077340 內容類型: 疑難排解 最近查看日期: 2023 年 08 月 16 日

當 HPS 至橋接器的 HPS 與其他主匯流排一起連接到 AXI 橋接 IP 時，為什麼 HPS 會掛起FPGA？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    Intel® FPGA 互連
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

存取與多個主匯流排界面的 AXI 橋接器時，HPS 可能會掛起。

AXI Bridge 從屬介面將在其中一個主介面發出讀/寫事務時，不斷對主介面施加反向壓力。

解決方法

作為臨時解決方法，在匯流排主匯流排和 AXI 橋接器之間添加一個 Avalon MM 管道橋接器，以解決 AXI 橋接多個主信號處理問題。

相關產品

本文章適用於 3 產品

Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA
Intel® Arria® 10 SX SoC FPGA

1

需要更多協助嗎？

聯絡支援部門

免責聲明

1

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。