描述
如果 Quartus® Prime 軟體快取了舊版本的 OSC_CLK_1 Quartus 設定檔 （QSF） 分配，您可能會在 10 Stratix® 裝置上看到頻率不正確的 PreSICE 收發器校準時鐘。
FPGA內的PLL從OSC_CLK_1引腳接收時鐘，並向PreSICE提供250 MHz校準時鐘。此時鍾校準Stratix®所有 10 個 L-Tile 和 H-Tile 裝置 ATX PLL、FPLL、CDR/CMU PLL 和 PMA。
頻率源和頻率可在Quartus® Prime軟體專案「裝置與針腳選項」GUI 或下方的QSF檔案範例分配中選擇。
set_global_assignment名稱DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
如果您最近在 Quartus® Prime 軟體中更改了配置時鐘源設定，Quartus® Prime 軟體可能會緩存並使用舊版本。這可能會導致頻率校準時鐘不正確，進而可能導致 Stratix® 10 L-Tile 或 H-Tile 裝置收發器通道上的位錯誤率 （BER） 更高。
解決方法
要變通解決此問題，您可以在更改配置時鐘源設置後清理 Quartus® Prime 軟體資料庫。您可以使用 Quartus® Prime 軟體功能表執行此操作，如下所示。
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然後，您必須重新編譯您的Quartus® Prime 軟體專案。