文章 ID: 000077367 內容類型: 疑難排解 最近查看日期: 2020 年 01 月 23 日

為何pll_powerdown輸入訊號無法重設Intel® Arria® 10 裝置 fPLL？

環境

  • Intel® Quartus® Prime Standard Edition 軟體
  • Intel® Quartus® Prime Pro Edition 軟體
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    預設情況下，Intel® Arria® 10 fPLL IP 核心的內部重設訊號由 Avalon-MM 註冊器控制，但不是pll_powerdown輸入訊號。因此，堅持pll_powerdown輸入訊號不會重設Intel® Arria® 10 fPLL。

    解決方法

    加入下列 QSF 分配，將重設控制從Avalon-MM 收銀機變更為pll_powerdown輸入：

    set_global_assignment───名稱 VERILOG_MACRO「ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1」

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