文章 ID: 000077368 內容類型: 疑難排解 最近查看日期: 2020 年 07 月 07 日

為什麼在分數模式下,Intel® Stratix® 10 L 和 H 磚裝置的 fPLL 在校準後會失去鎖定?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當 Intel® Stratix® 10 L 和 H 晶片裝置的 fPLL 以分數模式設定,其 VCO 頻率範圍小於 7 GHz 時,fPLL 收款器在 fPLL 電源啟動校準或使用者重新校準後,可能無法設定為校準值。

    解決方法

    若要解決此問題,請透過 fPLL Avalon記憶體對映動態重新配置介面,將下列序列寫入軟控制暫存器,重設校準後失去鎖定的 fPL。

    1. 設定註冊0x4E0[1] 至 1
    2. 設定註冊0x4E0[0] 至 1
    3. 設定註冊0x4E0[0] 至 0
    4. 設定註冊0x4E0[1] 至 0

    您應該勾選「啟用動態重新配置」、啟用 Native PHY 除錯主端點,以及在 Intel Stratix 10 L-和 H 磚裝置 fPLL IP 中啟用控制與狀態註冊器選項,以寫入上述的軟控制收銀機。

    相關產品

    本文章適用於 4 產品

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA

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