文章 ID: 000077382 內容類型: 疑難排解 最近查看日期: 2019 年 05 月 13 日

節點： <hierarchy>|gen_ct1_hssi_pldadapt_rx.inst_ct1_hssi_pldadapt_rx~aib_rx_internal_div.reg 被判定為時鐘，但未進行相關的頻率分配。</hierarchy>

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 收發器 PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition Software 版本 17.1 和更早版本的問題，當在設計中即時分析多種收發器 Native PHY 實例Intel® Stratix® 10 FPGA IP 時，您可能會在時間分析中遇到此警告。

    此問題特定于收發器 Native PHY Intel® Stratix® 10 個FPGA IP 實例名稱包含方形支架，標籤超過一位數的案例。

    例如：

    「my_instance[0].u0」可以正常運作。

    「my_instance[10].u0」會導致錯誤

    包含方塊支架的實例名稱是使用產生對帳單來即時處理同一元件的多個實例的常見結果。

    解決方法

    若要解決這個問題，請確保收發器 Native PHY Intel® Stratix® 10 FPGA IP 實例名稱未包含超過一位數的方形支架。

    此問題預定在 Intel Quartus Prime Pro Edition Software 日後發行時解決。

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