文章 ID: 000077539 內容類型: 疑難排解 最近查看日期: 2015 年 05 月 05 日

為什麼某些 DDR4 訊號在計時分析器中不受限制？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在設計Intel® Arria® 10 FPGA DDR4 記憶體控制器介面時，您可能會看到不受限制的 DDR4 輸入和輸出埠。這些訊號的 DDR4 SDC 檔案中應該會有錯誤路徑例外。

    解決方法

    此問題的解決方法是在 FALSE PATH CONSTRAINTS 區段下，將下列任務新增到 DDR4 SDC 檔案：

    set_false_path──[get_ports {*dbi_n*]
    set_false_path───[get_ports {*dbi_n*]
    set_false_path───[get_ports {alert_n*
    set_false_path──[get_ports {*mem_ck*]
    set_false_path──[get_ports {*mem_ck_n*]
    set_false_path──[get_ports {*mem_dqs_n*]

    此問題將在未來版本的 Quartus® 開發軟體中解決。

    相關產品

    本文章適用於 3 產品

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。