文章 ID: 000078209 內容類型: 疑難排解 最近查看日期: 2014 年 06 月 25 日

透過通訊協定 (CvP) Init 或 CvP Update 在配置期間,一般用途 I/O 針腳的狀態為何?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

執行 CvP Init 時,一旦載入周邊檔案,只有 PCI Express 的硬 IP 才會從重設中釋放。 所有其他 GPIO 都在核心載入後發佈。因此,所有其他 I/O 都會經過整理,直到核心組態完成為止。

 

同樣地,在 CvP 更新期間,GPIO 會在更新過程中被整理,並在載入更新的核心後重新發佈。保留針腳作業也是如此。在載入核心之前,這些作業不會有效。

 

Quartus 沒有辦法® II 軟體可使 I/Os 在 CvP Init 或更新期間維持在特定值。如果在 CvP 流程中需要特定值,則 PCB 需要拉起或下拉電阻器。

相關產品

本文章適用於 12 產品

Arria® V GZ FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。