文章 ID: 000078306 內容類型: 疑難排解 最近查看日期: 2014 年 11 月 03 日

為什麼我發現 10 個管道設計 Arria中tx_clkout和pipe_hclk輸出頻率的計時限制問題？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 tx_clkoutQuartus® II 軟體版本 14.0 Arria® 10 版的 PIPE 設計中，頻率與 pipe_hclk 輸出頻率受限錯誤。
    解決方法

    若要解決這個問題，請參閱最高層級的 Synopsys Design Constraint（）SDC） 檔案，請按照下列步驟操作：

    1. 在您的 SDC 檔案中包含derive_pll_clock限制。
    2. 在derive_pll_clock限制下的一行中，使用remove_clock限制移除並 pipe_hclk 移除 tx_clkout 。
    3. 使用 create_clock SDC 指令在其介面重現這些頻率

    這排定在未來版本的 Quartus II 軟體中。

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    本文章適用於 3 產品

    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA

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