文章 ID: 000078513 內容類型: 疑難排解 最近查看日期: 2014 年 01 月 08 日

為何在 RTL 模擬中phase_done分離不一致？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在 Altera_PLL 超級功能中使用動態階段步進時，您可能會在 RTL 模擬中看到phase_done輸出訊號去解剖的不同行為。

    正確的行為是讓phase_done在 scanclk 的上升邊緣採取行動，如 661 年所述：使用 Altera_PLL 和 Altera_PLL_RECONFIG Megafunctions （PDF） 執行 Fractional PLL 重新配置。

    然而，在 RTL 模擬中，您可能會看到 phase_done de assert 在 scanclk 的下降邊緣。這通常僅在第一階段的步驟操作中才會發生。這是 RTL 模擬模型的問題。

    解決方法

    RTL 模擬模型的問題已修復在 Quartus® II 軟體的 13.1 版本中。

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