文章 ID: 000078610 內容類型: 疑難排解 最近查看日期: 2013 年 01 月 15 日

在 Cyclone V 中使用產生的 Verilog 輸出檔案進行模型編譯錯誤

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

重大問題

描述

當模型與所產生之進行編譯時,編譯錯誤 verilog (.vo) 輸出檔案。錯誤訊息:#** 錯誤:(vsim-10000) ipfs_vo/t_RT_471_1of1.vo(4614):未解決的解位參考 在 ni0OO1.channels 中顯示「通道」。

此問題會影響 Cyclone V 中的 12.1sp1 版本。

解決方法

開啟 verilog (.vo) 檔案並搜尋altera_xcvr_reset控制 塊。將除頻下的所有參數名稱轉換為大案 (例如,頻道 - 頻道)。

此問題已于 13.0 修正。

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Cyclone® V FPGA 與 SoC FPGA

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