文章 ID: 000078930 內容類型: 產品資訊與文件 最近查看日期: 2013 年 11 月 20 日

如果 PCIe 設計中的兩個不同 PLL 產生固定的clk 和 reconfig_clk,我該如何控制offset_cancellation_reset埠?

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果您有兩個稱為 PLL1 和 PLL2 的 PLL,以及一個從引腳命名 sysclk 提供的免費運行頻率來源。

    如果 PLL1 使用 sysclk 匯出 50MHz reconfig_clk,並在reconfig_clk散佈後,主張pll1_locked訊號。
    如果 PLL2 使用 sysclk 產生 125MHz 固定式clk,並且在固定晶片有效後主張pll2_locked訊號。

    對於 PCIe 核心,重新設定區塊必須重設,直到這兩個頻率都穩定為止。因此,在堅持pll1_locked和pll2_locked之前,必須設定其輸入offset_cancellation_reset。因此,offset_cancellation是pll1_locked與pll2_locked的倒轉。

    在 Verilog 中,該邏輯將類似下列邏輯:
    指派offset_cancellation_reset = !(pll1_locked與pll2_locked);

    當重新配置區塊無法重設時,它將開始offset_cancellation程式來設定收發器的 RX 端,並標示「忙碌」。完成此程式後,重新設定區塊控制器將除損 BUSY 旗標。

    相關產品

    本文章適用於 4 產品

    Arria® II GX FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Cyclone® IV GX FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。