文章 ID: 000078967 內容類型: 錯誤訊息 最近查看日期: 2012 年 09 月 11 日

錯誤:Verilog HDL 程式分配錯誤 <file name="">.v():非法向非註冊資料類型指派非法程式化 <signal name=""></signal></file>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述 此錯誤會在 Quartus 中發生®II 軟體版本 3.0,如果您已非法分配到不是 reg 資料類型的訊號。在 Verilog 語言中,某些訊號作業只能用來重新註冊資料訊號,而非有線資料訊號。Quartus II 軟體版本低於 3.0 並未強制執行此線/重新檢查,儘管它正確執行 Verilog 語言。因此,在 2.2 或更低版本通過的設計上,您可能會在 3.0 版本中出現錯誤。

若要消除此錯誤,請為此訊號新增註冊聲明,以符合 Verilog HDL 標準。

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