文章 ID: 000079080 內容類型: 疑難排解 最近查看日期: 2011 年 10 月 17 日

編譯可能會導致Stratix V EDA 模擬錯誤

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    如果您嘗試編譯以Stratix為目標的設計 V 裝置，編譯可能會因下列錯誤而失效：

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    解決方法

    在您開始編譯之前，請關閉網路清單撰稿人 執行下列步驟：

    1. 在「作業」功能表上，按一下 「設定」。
    2. 在 類別 清單中，選擇 EDA 下的 模擬 工具設定。
    3. 在 工具 名稱方塊中，選取 。

    若要在編譯後執行原生連結 RTL 模擬 完成後，請在 工具 名稱中選取您的 EDA 工具 EDA 設定 對話方塊的方塊。。

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    Stratix® V FPGA

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