在 Qsys 系統中執行多個實例時，如何限制序列快速IO IP 核心？

當您產生包含 Serial RapidIO® IP 的 Qsys 系統時，Qsys 會為您的 IP 產生 （.tcl） 腳本與 Synopsys Design Constraint （.sdc） 檔案。

當 Qsys 系統中出現多個序列快速IO IP 實例時， .sdc 檔案無法正常運作。 問題是，create_generated_clock對應比超過一個頻率，並且發生故障。 您將會在 TimeQuest™ 計時分析器內的不限限制報告中看到這些內容。

若要解決此問題，請為 Serial RapidIO IP 的每個實例複製create_generated_clock對帳單，然後變更頻率名稱以使其獨一無二，並修改來源和目標篩選準則，以便包含實例名稱。

舉例來說，變更：
create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]

對此：
create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]

此問題排定在未來版本的 Quartus® II 軟體中修復。