文章 ID: 000079090 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 27 日

為什麼我的輸入和輸出路徑增加了大型路由線延遲，導致計時違規？

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 由於 Quartus® II 軟體版本 12.0 和 12.0 SP1 的問題，PLL 補償可能會在 Fitter 中以錯誤的方式進行建模。這可能會導致在跨頻率領域（例如輸入和輸出路徑）的路徑上增加大量路由線延遲。此問題影響到以 V Stratix®、Arria® V 和 Cyclone® V 裝置為目標的設計。
    解決方法

    此問題已在 Quartus II 軟體版本 12.0 SP2 中修復。若要解決這個問題，請升級至 Quartus II 軟體版本 12.0 SP2。

    相關產品

    本文章適用於 14 產品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。