文章 ID: 000079163 內容類型: 產品資訊與文件 最近查看日期: 2013 年 03 月 18 日

如何同時為 NC-Sim 編譯 VHDL 和 Verilog 模擬程式庫？

環境

  • 模擬
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體出現問題，使用 EDA 模擬程式庫編譯器將 NC-Sim 的 Verilog HDL 和 VHDL 模擬程式庫編譯為相同的輸出目錄，覆寫檔案 cds.開銷。沒有其他檔案和子目錄受到影響。

    解決方法

    若要解決此問題，請按照下列步驟進行。

    1. 編譯 Verilog HDL 程式庫
    2. 將輸出目錄中的 檔案 cds.fabric 複製到另一個位置
    3. 將 VHDL 程式庫編譯成與 Verilog HDL 程式庫相同的輸出目錄
    4. 編輯剛製作的 cds.rma 檔案，並附上第一 張 cds.rma 的內容，但從第一行開始除外
       
          include ...

    這個問題預定在 Quartus II 軟體日後發佈時解決。

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