重大問題
描述
LL 40-100GbE IP 核心硬體設計範例未能計時。 問題是 因頻率名稱與 SDC 檔案不匹配所引起。
解決方法
為了確保硬體設計範例能正確執行，您必須更換 SDC 檔案的內容 /hardware_test_design/common/common_timing_a10.sdc 下列文字：
derive_pll_clocks -create_base_clock
derive_clock_uncertainty
set_false_path -from [get_keepers {cpu_resetn}]
set RX_CORE_CLK [get_clocks *|phy*|*rxp|*rx_pll*rx_core_clk*]
set TX_CORE_CLK [get_clocks *|phy*|*txp|*tx_pll*tx_core_clk]
set clk100 [get_clocks *|iopll*|clk100]
set_clock_groups -asynchronous -group -group -group
此問題將在未來版本的 Low Latency 40 和 100-Gbps 中解決 乙太網路 MAC 和 PHY IP 核心。